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資料種別 記事・論文

二段階検証による順序回路の限定モデル検査の高速化手法

尾野 紀博,中村 一博,高木 一義 他

詳細情報

タイトル 二段階検証による順序回路の限定モデル検査の高速化手法
著者 尾野 紀博
著者 中村 一博
著者 高木 一義 他
シリーズ名 VLSI設計技術
出版地(国名コード) JP
別タイトル Acceleration of bounded model checking for sequential circuits with two-phase verification
出版年(W3CDTF) 2011-03
件名(キーワード) 形式的検証
件名(キーワード) 限定モデル検査
件名(キーワード) SATソルバ
件名(キーワード) 付加情報
件名(キーワード) formal verification
件名(キーワード) bounded model checking
件名(キーワード) SAT-Solver
件名(キーワード) supplemental information
NDLC ZN33
対象利用者 一般
資料の種別 記事・論文
掲載誌情報(URI形式) http://iss.ndl.go.jp/books/R100000002-I000000050569-00
掲載誌情報(ISSN形式) 09135685
掲載誌情報(ISSN-L形式) 09135685
掲載誌名 電子情報通信学会技術研究報告 : 信学技報
掲載巻 110
掲載号 432
掲載ページ 159~164
言語(ISO639-2形式) jpn : 日本語

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