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資料種別 記事・論文

遅延制約下におけるテスト容易な並列加算器の設計手法

藤井 真一,高木 直史

詳細情報

タイトル 遅延制約下におけるテスト容易な並列加算器の設計手法
著者 藤井 真一
著者 高木 直史
シリーズ名 ディペンダブルコンピューティング
出版地(国名コード) JP
別タイトル Design method of easily testable parallel adders under delay constraints
出版年(W3CDTF) 2011-03
件名(キーワード) 桁上げ選択加算器
件名(キーワード) 並列プレフィックス加算器
件名(キーワード) テスト容易化設計
件名(キーワード) carry selectable adder
件名(キーワード) parallel prefix adders
件名(キーワード) design for testability
NDLC ZN33
対象利用者 一般
資料の種別 記事・論文
掲載誌情報(URI形式) http://iss.ndl.go.jp/books/R100000002-I000000050569-00
掲載誌情報(ISSN形式) 09135685
掲載誌情報(ISSN-L形式) 09135685
掲載誌名 電子情報通信学会技術研究報告 : 信学技報
掲載巻 110
掲載号 474
掲載ページ 57~62
言語(ISO639-2形式) jpn : 日本語

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