高位設計言語で複雑な回路もらくらく設計 新世代のESL合成ソリューションBluespec System Verilogのすすめ (特集 HDLをごりごり書かずにSoCやFPGAが設計できる! 複雑化する回路設計にC言語やUMLで反撃! ; 高位合成ツール活用編)

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高位設計言語で複雑な回路もらくらく設計 新世代のESL合成ソリューションBluespec System Verilogのすすめ

(特集 HDLをごりごり書かずにSoCやFPGAが設計できる! 複雑化する回路設計にC言語やUMLで反撃! ; 高位合成ツール活用編)

国立国会図書館請求記号
Z14-762
国立国会図書館書誌ID
10946659
資料種別
記事
著者
三好 健文
出版者
東京 : CQ出版社
出版年
2011-02
資料形態
掲載誌名
インターフェース = Interface : コンピュータ・サイエンス&テクノロジ専門誌 37(2) (通号 404) 2011.2
掲載ページ
p.73~83
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書誌情報

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資料種別
記事
著者・編者
三好 健文
著者標目
並列タイトル等
Easily designing complex logics using high level design language: The bluespec system verilog: an ESL synthesis solution in the next generation
タイトル(掲載誌)
インターフェース = Interface : コンピュータ・サイエンス&テクノロジ専門誌
巻号年月日等(掲載誌)
37(2) (通号 404) 2011.2
掲載巻
37
掲載号
2